TSMC/제조 공정

상위 문서: TSMC

1. 개요2. 로직 공정

2.1. 20 nm2.2. 16 nm/12 nm

2.2.1. 16FF2.2.2. 16FF+2.2.3. 16FFC2.2.4. 12FFC2.2.5. 12FFC+/N12e

2.3. 10 nm

2.3.1. 10FF

2.4. 7 nm

2.4.1. N7 (CLN7FF)2.4.2. N7HPC / N7 Large Die2.4.3. N7P2.4.4. N7+ (CLN7FF+)2.4.5. N6 (CLN6FF)2.4.6. N6e

2.5. 5 nm

2.5.1. N52.5.2. N5HPC2.5.3. N5P2.5.4. N42.5.5. N4P2.5.6. N4X2.5.7. N4C2.5.8. N5A

2.6. 3 nm

2.6.1. N3/N3B2.6.2. N3E2.6.3. N3P2.6.4. N3X2.6.5. N3AE

2.7. 2 nm

2.7.1. N22.7.2. N2P2.7.3. N2X

2.8. A16

3. 패키징 기술

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1. 개요

TSMC에서 제공하는 제조 공정에 대한 기술적인 세부사항을 다루는 문서이다. TSMC의 제조 공정을 시간 순으로 정리한 내용 및 평가 등은 TSMC/공정 노드 추이 문서에서 다룬다.

2. 로직 공정

각 공정의 간단한 평가 - 제조 복잡도 - 칩 면적(밀도) - 성능 - 기타 특기사항 순으로 최대한 요약하여 작성하되, 중요도에 따라 각 항목의 순서를 바꾸어 서술한다.

2.1. 20 nm

TSMC의 마지막 평면 공정으로, 더블 패터닝(LELE)이 도입되었다.

2.2. 16 nm/12 nm

TSMC 최초로 핀펫을 도입한 공정이다.

2.2.5. 12FFC+/N12e

2.3. 10 nm

16nm 공정과 7nm 공정 사이에 징검다리 격인 공정으로, 파생 공정 없이 빠르게 넘어간 세대이다. 기존 더블패터닝(LELE)의 한계로 스페이서를 사용한 새로운 패터닝 기술(SADP)이 도입되었다.

2.4. 7 nm

2018년 양산을 시작해 2020년대 초반 TSMC의 주력 공정이었고 현재도 활발히 사용되고 있는 공정이다. 경쟁사에서 ArFi 쿼드 패터닝(SAQP) 또는 EUV를 공격적으로 도입한 것과 달리 ArFi 더블 패터닝(SADP)을 사용한다.

2.4.1. N7 (CLN7FF)

2018년 양산을 시작한 1세대 7 nm 공정이다.

2.4.2. N7HPC / N7 Large Die

HPC 제품에 최적화한 공정으로, 일반 N7 공정 대비 밀도는 다소 타협하였지만 트랜지스터를 고성능/고전압에 최적화하였고 pitch가 더 넓은 배선층을 사용하는 등 면적이 넓은 다이에 맞춰 수율을 높인 구성을 채택하였다.

2.4.4. N7+ (CLN7FF+)

N7 공정을 기반으로 TSMC 최초로 EUV를 도입한 공정이다. N7 대비 밀도가 다소 개선되었다. 다만 초기 EUV 공정인 만큼 생산량이 많지는 않고, metal pitch 등 일부 공정 스펙의 변화로 기존 N7 공정의 설계를 재활용할 수 없어 널리 사용되지는 않았다.

2.4.5. N6 (CLN6FF)

N7 공정을 기반으로 N7+ 대비 더 많은 레이어에 EUV를 도입하여 수율 및 사이클 타임을 개선한 공정이다. 2020년 양산을 시작하였다. 덧붙여 N7+와는 달리 N7 공정의 설계를 그대로 재사용 가능하다. (이 경우 칩의 면적은 N7과 동일)

2.5. 5 nm

2024년 기준으로 TSMC의 주력 공정이다. 10개 이상 레이어에 EUV를 적용하여 7nm 대비 마스크 수가 소폭 감소하였으며, design rule scaling 및 COAG, SDB 도입, DTCO의 대대적인 도입으로 칩 크기의 35%~40% 감소를 달성하였다. 그리고 전자 이동성이 우수한 소재(SiGe)를 p타입 핀펫 채널에 도입하여 성능을 개선하였고 EUV 도입 및 소재 개선으로 배선층(metal 및 via)의 RC를 7nm 공정과 비슷한 수준으로 유지하였다. 또한 uLVT보다 더 고속으로 동작하는 eLVT 및 HPC용 3핀 표준 셀, 기존 HD-MiM 대비 4배 밀도의 SHD-MiM 등 HPC용 옵션을 추가로 제공한다.