인텔 P6 마이크로아키텍처

1. 개요

2. 상세

2.1. 유래

2.2. 오리지널 P6 마이크로아키텍처

2.2.1. 개념도

2.2.2. 특징 및 변천사

• Pentium Pro: 코어 레벨 (P5 대비)
• 프론트 엔드/백 엔드 공통
• 마이크로옵(micro operation, uop) 도입

- P6의 마이크로옵은 RISC와 비슷하게 load/store 방식을 사용한다.
- 레지스터 사이의 단순한 연산은 하나의 마이크로옵으로 처리된다.
- load는 하나의 마이크로옵으로 처리된다.
- store는 address 및 data로 나뉘어 2개의 마이크로옵으로 처리된다.
- 인텔에 따르면 x86 명령어당 평균적으로 1.5-2.0 uops로 변환된다고 한다.
• 프론트 엔드
• 분기 예측 개선
• 4-bit local history 기반 2단계 분기예측기(PAs) 도입 #
• 분기 대상 버퍼(Branch Target Buffer, BTB)가 256 → 512 엔트리로 증가 (2배)
• BTB의 associativity는 4-way로 유지
• 16 엔트리 크기의 리턴 스택 추가
• 명령어 캐시의 associativity가 2-way → 4-way로 증가
• 전작인 P5와 달리 split fetching을 지원하지 않고 정렬된 16바이트 단위로만 명령어를 인출한다.
• 디코더가 2개 → 3개로 증가

- 첫 번째 디코더는 모든 명령어를 지원하며 사이클당 최대 4개의 마이크로옵을 생성할 수 있다.
- 첫번째 디코더를 제외한 나머지 디코더는 '단순'(simple) 디코더로, 지원하는 명령어가 제한되며 사이클당 1개의 마이크로옵만 생성할 수 있다.
• 6 엔트리 마이크로옵 큐 추가
• 3-wide rename/allocation
• 백 엔드
• 비순차적 실행(Out-of-Order Execution)과 추측 실행(Speculative Execution) 방식 도입.

- 이로 인해 성능이 크게 향상됐다. 하지만 이로 인해 인텔 CPU에 멜트다운 보안 취약점이 있다는 것이 2018년 드러나게 된다.
• 40 엔트리 크기의 재정렬 버퍼(reorder buffer, ROB) 추가

- uop의 실행 결과는 ROB에 저장되며 retire 단계에서 실제 레지스터 파일(real register file, RRF)에 기록된다.
• 20 uops 크기의 예약소(reservation system, RS) 추가

- 사이클당 최대 5개의 uop을 실행 유닛에 전송 가능
• 정수 곱셈 및 나눗셈 연산의 레이턴시 및 처리량 개선
• 메모리 서브 시스템
• 비순차적 메모리 접근, nonblocking data cache
• 데이터 캐시의 크기는 8KB로 동일, 레이턴시는 3사이클로 증가
• 데이터 캐시를 4개의 뱅크로 나누어 동시에 접근할 수 있도록 함 (사이클당 최대 1 load+1 store, 동일 사이클에 동일 뱅크에 load와 store를 동시에 수행할 수 없음)
• 물리 주소 확장(Physical Address Extension, PAE) 기능 도입.

- 물리 주소가 36비트로 확장되어 최대 64GB의 메모리를 사용 할 수 있게 되었다.
- 이 기능을 사용하기 위해서는 메인보드 칩셋과 운영 체제도 지원해야 한다.
- 이는 저가형 프로세서인 셀러론에는 적용되지 않음
• 기타
• 명령어 파이프라인이 기존의 5단계에서 14단계로 크게 증가하였다. (분기 예측 실패 패널티는 10-15 사이클)
• CMOV, FCMOV, FCOMI/FCOMIP/FUCOMI/FUCOMIP, RDPMC, UD2 명령어 추가
• 펜티엄 프로에서는 32비트 실행 성능만 고려하여 기존 16비트 코드의 세그멘테이션, partial register, 정렬되지 않은(unaligned) 메모리 접근 등에 대해 별도의 최적화를 하지 않았기 때문에 레거시 16비트 코드 실행 시 성능상의 문제가 존재하였다.

- 세그먼트 레지스터를 변경하는 명령어는 마이크로코드를 통해 실행되었고 추측 실행을 지원하지 않아 직렬화를 동반하였기 때문에 수십 사이클이 소요되었는데, 세그먼트당 메모리 크기의 제약 및 x86의 적은 레지스터 수 등으로 인해 세그먼트 레지스터를 변경하는 명령어가 사용되는 경우가 많았다.
- 8080의 영향으로 8086의 16비트 레지스터는 8비트 레지스터 2개로 나눌 수 있었는데, 이 점을 이용한 일부 어셈블리 코드에서는 레지스터의 일부분(예: AL, AH)이 ROB 상에 쪼개져 있을 때 전체 레지스터(예: AX)의 값을 읽는 경우도 있었다. 이러한 상황에서는 레지스터의 각 부분이 RRF에서 합쳐질 때까지 대기하였기 때문에(partial register stall) 성능 저하가 발생하였다.
- 정렬되지 않은 로드의 경우 2개의 캐시 라인에 걸쳐있기 때문에 스토어 버퍼[1]에 존재하는 메모리 주소를 확인하는 작업이 복잡해지는데 이러한 경우 단순하게 이전의 모든 명령어의 실행이 완료될 때까지 대기하였기 때문에 상당한 페널티를 수반하였다.

• Pentium II/III: 코어 레벨 (Pentium Pro 대비)
• 프론트 엔드
• 명령어 캐시의 용량이 8 KB → 16 KB로 증가
• 백 엔드
• SIMD 유닛 추가 (MMX: 펜티엄 II, SSE: 펜티엄 III)
• 16비트 실행 성능 향상

- 세그먼트 레지스터를 변경하는 명령어에 대한 추측 실행 지원
- partial register에 대한 일부 경우 최적화
• 메모리 서브 시스템
• 데이터 캐시의 용량이 8 KB → 16 KB로 증가
• 데이터 캐시의 associativity가 2-way → 4-way로 증가
• 기타
• MMX 명령어 추가 (펜티엄 II 클라매스부터)
• FXSAVE, FXRSTOR 명령어 추가 (펜티엄 II 데슈츠부터)
• SSE 명령어 추가 (펜티엄 III 카트마이부터)
  

2.3. 개량판 P6 마이크로아키텍처

2.3.1. 특징 및 변천사

• Pentium M: 코어 레벨 (P6 대비)
• 프론트 엔드/백 엔드
• 마이크로옵 퓨전(Micro-ops fusion) 도입

- 기존 P6의 스토어 주소 및 데이터 마이크로옵 쌍은 스토어 마이크로옵 하나로 융합된다.
- SSE를 제외한 로드 마이크로옵과 이어지는 연산 마이크로옵 쌍은 하나의 마이크로옵으로 융합된다.
• 프론트 엔드
• 분기 예측기(Branch Predictor)가 개선되었다.

- 루프 감지기 및 간접 분기 예측기 추가
• 명령어 캐시의 용량이 16 KB → 32 KB로 증가
• 명령어 변환 색인 버퍼(Instuction Translation Lookaside Buffer, I-TLB)가 32에서 128 엔트리로, 데이터 변환 색인 버퍼(Data Translation Lookaside Buffer, D-TLB)가 64에서 128 엔트리로 증가했다.
• 명령어 인출 버퍼(Instruction Fetch Buffer)가 16에서 32바이트로 증가했다.
• 백 엔드
• 스택 전용 엔진(Dedicated Stack Engine) 도입

- 스택 포인터 계산을 위한 전용 덧셈기를 추가하여 스택 명령어(push/pop)를 실행할 때마다 스택 포인터 계산을 위해 사용하던 추가적인 ALU uop을 절약
• 재정렬 버퍼(Reorder Buffer, ROB)가 40에서 80 엔트리로 증가했다.
• 비순차 실행용 레지스터 파일이 있는 통합 예약 스테이션(Unified Reservation Station)과 통합 스케줄러가 20에서 24 엔트리로 증가했다.
• 메모리 서브시스템
• L1 데이터 캐시의 용량이 16 KB → 32 KB로 증가
• L2 캐시 메모리가 512 KiB에서 1 MiB(배니아스) 또는 2 MiB(도선)까지 용량이 증가했다.
• 기타
• 명령어 파이프라인이 10에서 12단계로 증가했다.
• SSE2 명령어 집합을 추가했다.
• Enhanced Intel SpeedStep Technology(EIST)를 개선해 전압과 클럭을 여러 단계로 조절해 소비 전력을 절약할 수 있게 됐다.
• 소비 전력 절약 기술인 C-State의 Deeper Sleep 단계인 C4 state를 추가했다.
• XD bit 메모리 보호 기술을 도입했다.(펜티엄 M 도선)
• 프로세서 레벨
• 쿼드펌핑 FSB 기술을 도입해 CPU와 노스 브릿지간 대역폭이 133에서 533 MT/s로 증가했다.

2.4. 2차 개량판 P6 마이크로아키텍처

2.4.1. 개념도

2.4.2. 특징 및 변천사

• 65nm 공정으로 개선했다.
• 듀얼 코어를 도입했으며, 넷버스트 마이크로아키텍처의 듀얼 코어 프로세서와 달리 L2 캐시 메모리를 공유할 수 있게 만들었다.
• 최대 FSB 전송률을 533에서 667 MT/s로 개선했다
• SSE3 명령어 집합을 추가했다.
• 전력 절약 기술인 C-State의 Deeper Sleep 단계인 C4 state를 C4E state(Enhanced Deeper Sleep)로 개선해 캐시 메모리를 끌 수 있게 됐다.
• 가상화 기술인 VT-x를 도입했다.

2.5. 현대 인텔 CPU 마이크로아키텍처의 초석

3. 사용 모델

• 인텔 P6 마이크로아키텍처/사용 모델
• 인텔 펜티엄 프로 시리즈
• 인텔 펜티엄II 시리즈
• 인텔 펜티엄III 시리즈
• 인텔 펜티엄M 시리즈
• 인텔 코어 시리즈
• 인텔 제온 시리즈